PrimeTime是什么意思，PrimeTime时序分析流程和方法
PrimeTime (PT) 是 Synopsys 的一个单点的全芯片、门级静态时序分析器。它能分析大规模、同步、数字 ASICS 的时序。PrimeTime 工作在设计的门级层次，并且和 Synopsys 其它工具整合得很紧密。
静态时序分析（STA）无疑是设计流程中最重要的一步，它决定了设计是否在所要求的速度下工作，PT分析设计中的时序延迟并标注出必须改正的违例。
PT是一个不在DC工具套件中集成的单独的工具，它是一个和DC并行工作的单独的工具。PT与DC有一致的命令，它们生成类似的报告，并支持共同的文件格式。此外PT也能生成DC用于综合和优化的时序断言，PT的命令行界面是基于称为TCL为工业标准语言。与DC的内部STA引擎相比，PT更快，占用的内存更少，并且还有其他的一些独有的特色。
1. 定义设计环境
在对设计作时序分析之前，必须要定义好设计环境以使得在那些情况下满足限制条件。
通过以下这些信息来说明设计环境：
1. 时钟：时钟波形和时钟信号的性质;
2. 输入、输出延迟：信号到每个输入端口的时间从每个输出端口离开所需的时间。这些时间是用一个时钟周期的相对量表示的;
3. 输入端口的外部驱动：每一个输入端口的驱动单元或驱动电容,还可以用一个确定的过渡时间来表示;
4. 电容负载：输入或输出端口的外部电容;
5. 运作条件：环境特性（工艺、温度和电压）;
6. 连线负载电容：用来预测布局布线后每一条连线的电容和电阻。
下图展示了用来定义设计环境的命令：
2. 时序声明
通常当前设计只是一个更大电路的一部分。时序声明提供了时钟和输入、输出延时的信息。在将设计建立起来之后,可以进行时序声明。
为了进行时序声明,包括以下一些内容：
1. 说明时钟信息
2. 描述一个时钟网络
3. 说明时钟门锁（Clock-Gating）的建立和保持时间（Setup and Hold Checks）
4. 建立内部生成的时钟
5. 说明输入延时
6. 说明时钟端的输入延时
7. 说明输出延时
3. 时序例外
PrimeTime缺省地认为所有的电路都是单时钟周期的。这意味着电路在一个时钟周期之内将数据从一条路径的开始端传递到结束端。
在某些情况下,电路不是工作在这样的方式下。对具体的一条路径来说不适用单始终周期时序,所以必须对这些缺省的时序假设作例外说明。否则,时序分析将不能反映真实电路的工作情况。
主要有以下一些内容：
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