1. 单时钟周期（缺省）路径延时限制
2. 设置失败（False）路径
3. 设置最大和最小路径延时
4. 设置多时钟周期路径
5. 路径说明方法
6. 有效地说明例外情况
7. 例外情况的优先级
8. 报告例外情况
9. 忽略例外情况
10. 去除例外声明
4. 报告的生成
在定义了时序声明和例外情况之后,可以生成时序分析报告,有助于定位设计中的违规之处。在进行时序分析的时候,PrimeTime会跟踪电路中所有的路径,然后根据电路说明、库、声明和例外情况计算设计的延时。
有以下一些内容：
1. 检查设计约束
2. 报告时序检测的覆盖率
3. 生成路径时序报告
4. 去除有寄存器的路径上的时钟扭斜(Skew)
5. 生成瓶颈报告
6. 进行快速时序升级（Fast Timing Updates）
7. 生成约束报告
8. 生成设计信息报告
9. 生成连线负载报告
10. 生成时序例外情况报告
11. 报告最大扭斜检查（Maximum Skew Checks）
12. 报告不变的时序检查（No-Change Timing Checks）
13. 报告失效的时序弧（Disabled Timing Arcs）
14. 显示情形分析设置
15. 观察扇入逻辑
16. 观察扇出逻辑
17. 显示层次参考（Hierarchical References）
18. 报告单元参考（Cell References）
19. 生成总线报告
20. 生成反标延时和检查报告（Annotated Delay and Check Reports）
21. 生成模式分析报告（Mode Analysis Reports）
22. 生成库的报告
23. 生成延时计算报告
24. 以路径（Paths）来生成定制报告
25. 禁止和恢复时钟门锁、去除检查时钟门锁
26. 以弧（Arcs）来生成定制报告
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